技術(shù)節(jié)點(diǎn)的每次進(jìn)步都要求對(duì)制造工藝變化進(jìn)行更嚴(yán)格的控制。最先進(jìn)的工藝現(xiàn)在可以達(dá)到僅7nm的fin寬度，比30個(gè)硅原子稍大一點(diǎn)。半導(dǎo)體制造已經(jīng)跨越了從納米級(jí)到原子級(jí)工藝的門(mén)檻。工程師現(xiàn)在必須關(guān)注結(jié)構(gòu)的尺寸變化，僅相當(dāng)于幾個(gè)原子大小。由于多重圖形模式等復(fù)雜集成增加了工藝數(shù)量，進(jìn)一步限制了每個(gè)步驟允許的變化。3D NAND和finFET結(jié)構(gòu)的復(fù)雜性會(huì)帶來(lái)更高挑戰(zhàn)。

原子層工藝包括沉積和刻蝕解決方案，它們具有一些共同的特征。與連續(xù)工藝不同，它們分周期進(jìn)行，每個(gè)周期都會(huì)添加或去除有限固定數(shù)量的分子層。每個(gè)周期又分為若干半周期，每個(gè)半周期分別是不同的自限性工藝，為下個(gè)半周期準(zhǔn)備表面。例如，在二氧化硅沉積中（圖1和2），第一個(gè)半周期會(huì)吸附氧原子，這個(gè)過(guò)程是自限性的，受到結(jié)合位點(diǎn)的限制。然后，多余的氧被從腔室中清除，表面暴露在硅原子源下，硅原子與吸附的氧發(fā)生反應(yīng)，形成一層二氧化硅。這個(gè)半周期工藝也是自限性的，在這種情況下，它受到氧的限制。原子層沉積的自限和有序的特性在先進(jìn)邏輯和存儲(chǔ)器芯片HVM中得到了廣泛應(yīng)用。

圖 1. 原子層工藝中的所有半周期反應(yīng)是自限性反應(yīng)。

與沉積技術(shù)相同，原子層刻蝕同樣分為若干半周期進(jìn)行，這些半周期也是自限性的。例如，在硅刻蝕工藝中，第一個(gè)半周期將硅表面暴露在氯下，氯與第一層硅原子結(jié)合，弱化它們與底層原子的鍵合（圖2）。當(dāng)表面飽和時(shí)，該過(guò)程停止，然后清除未使用的氯。第二個(gè)半周期使用氬離子來(lái)撞擊改性表面，去掉氯激活的硅頂層，而不是底層硅。氯化層去掉之后，周期完成，薄材料層已精確去除。

圖 2. 原子層工藝能夠去除或沉積材料。在以上刻蝕示例中，氯吸附到硅表面，然后通過(guò)氬離子撞擊去除改性層。在沉積示例中，氧吸附到硅表面，硅與改性表面層相結(jié)合，沉積二氧化硅。

過(guò)去，要將原子層刻蝕工藝集成到大規(guī)模半導(dǎo)體生產(chǎn)中，我們會(huì)受制于相對(duì)連續(xù)刻蝕工藝來(lái)說(shuō)較低的刻蝕速率。以下兩個(gè)因素結(jié)合在一起，減少了較低刻蝕速率對(duì)整體產(chǎn)量的影響。第一個(gè)因素是特征尺寸持續(xù)減小，從而減少了要去除的材料數(shù)量，以及所需的ALE周期數(shù)。第二個(gè)因素是ALE技術(shù)的進(jìn)步，例如快速氣體交換技術(shù)，它們顯著提高了循環(huán)速度。隨著我們?cè)絹?lái)越多地需要對(duì)較小結(jié)構(gòu)實(shí)現(xiàn)原子級(jí)控制，這種技術(shù)引起了更多關(guān)注。原子層刻蝕還提供了其他一些重要優(yōu)勢(shì)，包括改進(jìn)的方向性（異向性）、更光滑的表面、更好的材料選擇性、更均勻的刻蝕表面、較少的表面損壞和混合，消除了圖形密度引起的非均勻效應(yīng)，并改進(jìn)了晶圓間的均勻性。

在7nm和10nm節(jié)點(diǎn)采用EUV光刻技術(shù)的制造商面臨著隨機(jī)缺陷的挑戰(zhàn)。EUV光的較短波長(zhǎng)使其能夠聚焦至更精細(xì)的圖形，但也意味著每個(gè)光子具有更多能量，產(chǎn)生更多光致酸，同時(shí)曝光更大量的光刻膠。EUV系統(tǒng)非常昂貴，而且必須實(shí)現(xiàn)較高的產(chǎn)量才能在成本基礎(chǔ)上與傳統(tǒng)(i193)光刻技術(shù)進(jìn)行競(jìng)爭(zhēng)，因此它們采用短曝光、低光子劑量以及以最小量光子就可以實(shí)現(xiàn)曝光的化學(xué)放大光刻膠(CAR)。光刻膠中光子與光致酸在空間與時(shí)間分布上的隨機(jī)變化性會(huì)導(dǎo)致隨機(jī)缺陷，這本質(zhì)上是一種統(tǒng)計(jì)塊度，在已創(chuàng)建的光刻膠圖形中體現(xiàn)為邊緣和表面粗糙度。圓形邊緣粗糙度(CER)以及線邊緣粗糙度(LER)均是邊緣定位誤差(EPE)的組成部分，最終限制了特征尺寸可能減少的程度。在先進(jìn)節(jié)點(diǎn)中，50% 以上的BEOL區(qū)域是為EPE保留的；設(shè)備擴(kuò)展受到EPE擴(kuò)展的限制而且需要節(jié)點(diǎn)對(duì)節(jié)點(diǎn)EPE下降30%（圖 3）。

圖 3. 邊緣放置誤差(EPE)最終限制空間擴(kuò)展。50%的BEOL區(qū)域是為EPE保留的。因EUV光刻技術(shù)中隨機(jī)缺陷引起的線和圓形邊緣粗糙度極大地促進(jìn)了EPE的產(chǎn)生。

原子層刻蝕有助于減少這些隨機(jī)缺陷的影響。因?yàn)樗谧韵扌圆襟E中逐層進(jìn)行，而且因?yàn)楣に嚥襟E將化學(xué)活性物質(zhì)與高能離子相分離，因此原子層刻蝕不會(huì)產(chǎn)生傳統(tǒng)的刻蝕工藝中出現(xiàn)的粗糙的鑲邊層。更重要的是，原子層刻蝕與原子層沉積的重復(fù)循環(huán)，能夠降低EUV中隨機(jī)缺陷引起的粗糙度。凹凸表面比平面具有較高的表面體積比，這就導(dǎo)致在原子層刻蝕的過(guò)程中凸面被整平，而在原子層沉積的過(guò)程中凹面被填充。不僅隨機(jī)缺陷非常小，而且在這一平整工藝過(guò)程中去除和沉積的層也非常薄，大約為半納米。事實(shí)表明，這一工藝降低了CER并提高了小尺寸孔的CD均勻度。同樣，它也降低了LER、改進(jìn)了CDU，清除了細(xì)小的（小于10nm）線寬和距離中棘手的短路缺陷（圖 4）。

圖 4. 左圖 – 黃色輪廓線表示EUV光刻技術(shù)中隨機(jī)變化引起的光刻膠中孔的局部不均勻。右圖 – 原子層刻蝕與原子層沉積重復(fù)循環(huán)能夠顯著降低光刻膠線的粗糙度。（Imec測(cè)試結(jié)構(gòu)）

自對(duì)準(zhǔn)接觸孔(SAC)通過(guò)將源極和漏極接點(diǎn)定位到距離柵極更近的位置而實(shí)現(xiàn)持續(xù)的縮放。在這一工藝中，柵極通過(guò)橫向氮化硅間隔層和上覆的覆蓋層與源極和漏極接點(diǎn)實(shí)現(xiàn)隔離。SAC刻蝕是最具挑戰(zhàn)性的刻蝕工藝之一，它可以在接觸點(diǎn)沉積之前去除相鄰的二氧化硅。它必須具有高度選擇性，從而清除氧化物并使氮化硅墊片保持完整。在連續(xù)刻蝕工藝中，選擇性是通過(guò)沉積一個(gè)薄的氟碳聚合物涂層來(lái)實(shí)現(xiàn)的。在刻蝕過(guò)程中，氧化物中的可用氧分會(huì)燒掉聚合物中的碳，從而使刻蝕繼續(xù)進(jìn)行。而當(dāng)聚合物覆蓋氮化物時(shí)，沒(méi)有氧分可用，而刻蝕則被抑制。問(wèn)題存在于氮化硅墊片的頂處。在暴露角度為45?-70?時(shí)，濺射速率最大；因此，在拐角處的刻蝕速度比在平面上快，而且隨著拐角變得更加圓滑，防護(hù)聚合物就更難粘附。拐角處的過(guò)度圓滑和腐蝕最終將導(dǎo)致柵極與源極/漏極之間的短路。

原子層刻蝕(ALE)通過(guò)將防護(hù)層的沉積與刻蝕步驟進(jìn)行隔離，從而解決這一問(wèn)題（圖 5）。沉積過(guò)程中不存在離子，因此在沉積過(guò)程中存在最小濺射，且聚合物可以均勻地沉積在包含拐角的位置上。在刻蝕循環(huán)過(guò)程中，只有離子(Ar+)存在，氧化物中的氧燒掉聚合物，而氟碳聚合物中的氟腐蝕氧化物。當(dāng)聚合物消失時(shí)，氟也隨之消失，如果偏壓功率低于氮化硅的濺射閾值，則刻蝕停止。在氮化物上，沒(méi)有氧氣存在，使聚合物基本保持完整，氟的含量極低，使刻蝕得到抑制。ALE降低了拐角的圓滑度，使聚合物厚度變薄，因此可以使用更薄的墊片。ALE使用自限性半循環(huán)將表面改性步驟與主動(dòng)刻蝕步驟相分離，與連續(xù)刻蝕工藝相比提供了更大的靈活性和更好的控制。值得一提的是，通過(guò)調(diào)節(jié)各種工藝參數(shù)，可以對(duì)選擇性進(jìn)行逆轉(zhuǎn)，優(yōu)先刻蝕氮化物而非氧化物。

圖 5. 自對(duì)準(zhǔn)接觸孔采用一個(gè)橫向墊片將柵極與源漏接觸孔相隔離。ALE避免在墊片上角過(guò)度刻蝕，這在連續(xù)刻蝕工藝中很常見(jiàn)。

3D NAND利用垂直整合極大地增加了存儲(chǔ)設(shè)備的存儲(chǔ)密度。以往，結(jié)構(gòu)局限于兩個(gè)維度，存儲(chǔ)單元的密度受制于尺寸縮小的技術(shù)；如今，結(jié)構(gòu)在第三個(gè)維度中得以擴(kuò)展。這些設(shè)備包括非常規(guī)幾何圖形以及極高的深寬比特征，這帶來(lái)了獨(dú)有的工藝挑戰(zhàn)。

其中最具挑戰(zhàn)性的是向字線中填充導(dǎo)電鎢。3D NAND交替堆疊氧化物和氮化物介電層，當(dāng)前一代中有多達(dá)96層，更高層數(shù)還在研發(fā)中（圖 6）。密集排列且具有高深寬比的孔滲透至這些層中，按照高深寬比通道將排列分為字線。為了創(chuàng)建存儲(chǔ)單元，必須移除氮化物層并以鎢進(jìn)行替換。這種鎢必須通過(guò)深（垂直深度 50:1）通道引入，然后橫向擴(kuò)散，從而以無(wú)空洞的超共形沉積方式填充（之前的）氮化物水平面（橫向比約 10:1）。原子層沉積能夠一次沉積一個(gè)薄層，這就確保了均勻填充，并防止因堵塞而產(chǎn)生的空隙。

圖 6. 3D NAND采用復(fù)雜的高深寬比結(jié)構(gòu)。創(chuàng)建字線需要超共形鎢沉積，而這必須填充垂直和水平空間且不留空隙。

一種成功的方法就是在填充工藝中添加形狀選擇性抑制劑，防止在填充較高深寬比結(jié)構(gòu)之前，出現(xiàn)較低深寬比結(jié)構(gòu)中的過(guò)度沉積。由內(nèi)而外的ALD工藝可以完全填充橫向（水平）線且不留空隙，同時(shí)最大限度地減少了垂直通道中的沉積，從而提升了電氣性能和工藝成品率。